CORVEL FORGE / EVALUATION WORKBENCH
내 입력으로 확인하는 RTL의 동작.
브라우저에서 회로를 실행하고 양자화 오차와 정수 연산 결과를 확인하세요. 입력은 내 기기에 머뭅니다. 내장 예제는 합성 데이터이며 전체 모델의 정확도를 나타내지 않습니다.
고객형 내부 실증 10건 · SRAM과 버스 포함 9건 요청별 검수 결과
입력을 선택하고 실행해 주세요.
처리 타일
실행 사이클
기준 모델 불일치
정밀도 비교
동일한 INT8 쿼리와 세 가지 가중치 양자화 방식의 행별 내적 출력 오차입니다. 기준선도 같은 RTL에서 실행합니다. 교정은 가중치 오차를 최소화하므로 출력 오차가 항상 개선되지는 않습니다.
| 방식 | 출력 RMSE | 최대 절대 오차 | SQNR |
|---|
행별 정수 출력
| 행 | RTL | 정수 기준 모델 | 비교 |
|---|
두 엔진으로 확장하면
Duo는 같은 RTL을 두 개의 독립 엔진으로 구성하여 행을 나눠 실행합니다. 메모리 512바이트와 두 입력·출력 경로를 사용하며, 두 경로를 동시에 공급할 수 있다는 조건의 사이클 비교입니다. 아래 평가 키트는 단일 L8 구성입니다. Duo 래퍼 RTL ↓
회로 상태 추적
회로 설계도 · Yosys 0.70 합성 넷리스트
구조 설명: cv_x1_pro_subsystem(dut.v)의 개념적 파이프라인 그림에 실행 신호를 겹쳐 표시합니다. 별도의 게이트 넷리스트는 Yosys 0.70 + Graphviz로 생성했습니다.
Yosys 0.70 게이트 레벨 합성 넷리스트 회로도 (SVG)
평가 결과 가져가기
RTL, 내 입력, 예상 출력과 재실행 테스트벤치를 ZIP으로 받습니다. Icarus Verilog가 설치된 환경에서 make check로 확인할 수 있습니다.
수치는 사이클 시뮬레이션 결과입니다. 칩의 실측 속도나 전력 수치가 아닙니다. 평가 범위 ↗